- Pravdivostní tabulka pro ALU (v písemce bylo namalované schéma) a popsat pomocí hradel/logických funkcí, jak uvnitř funguje sčítačka uvnitř (byla tam zakreslena jen jako funkční blok) - 2 body
- Máme řadič jednocestné datové cesty složený z kombinačních obvodů a chce popsat, jak z toho vyrobit řadič pomocí ROM. V jaké situaci by bylo vhodnější mít řadič pomocí ROM než pomocí komb. obvodů? - 1 bod
- Zakresleno schéma 2-bitového prediktoru skoků a dána posloupnost, jak se periodicky provádí skoky v rámci nějakého algoritmu. Jaká je přesnost prediktoru? - 2 body
- Write through a write back při write miss + v jaké z těchto cache se používá write allocate a v jaké write no-allocate - 2 body
- Dány 3 cache a posloupnost čtených bloků v paměti, chce určit co bude v každém okamžiku v dané cache a jak to je s výpadky - 3 body (na tohle jsem vůbec neodpovídal)
- Proč jsou cache lines mocniny dvojky? - 1 bod
- Dáno schéma datové cesty, popište jaké signály se musí aktivovat, aby se provedla instrukce BEQ RS, RT a jaké kroky se v cestě provedou - 2 body
- Procesor jede na frekvenci 2 GHz s CPI 1,5, chceme zvýšit rychlost prováděného programu o 20%, ale to má bohužel za následek zvýšení CPI o 20%. Jak se musí zvýšit frekvence? - 1 bod
- Něco s capacity miss v cache + jak se rozlišují capacity miss od ostatních výpadků + proč se kapacita v L1 cache nezvětšuje - 2 body
- Na nějakém CPU s pipline se provádí x% instrukcí BEQ, y% instrukcí ALU, z% instrukcí SW a ž% instrukcí LW - jaké je vytížení portu pro zápis dat do registru RD? - 1 bod
- Něco se strukturálním hazardem, co to je a jestli může v pipeline nastat - 2 body
- Jak se změní propustnost a doba odezvy, pokud do systému přidáme další procesory (nebo tak něco) - 1 bod